Laporan akhir Percobaan 1 M3

Laporan Akhir Percobaan 1 Kondisi 13

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1.  Panel DL 2203D
2.  Panel DL 2203S
3.  Panel DL 2203C
4. Jumper 

 

 

 A. Alat dan Bahan (Modul De Lorenzo)

        1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

      

    B. Alat dan Bahan (Proteus)

        1.  IC J-K Flip Flop (74LS112)

Tabel Kebenaran J-K Flip Flop

Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

      2. Power DC

         3. Switch (SW-SPDT)

         4.  Logicprobe atau LED

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan 1 digunakan Asynchronous Binary Counter 4 bit dengan 4 buah J-K flip flop. Jika input T- flip flop (input J dan K yang disatukan) pada JK flip flop dihubung ke  power, maka output IC akan mengalami kondisi toogle. Tetapi, jika JK flip flop input clock yang dihubungkan clock maka output toogle pada masing-masing IC akan berubah sesuai dengan keadaan  aktifnya, yaitu aktif saat fall time.

Pada rangkaian ini, clock hanya dihubungkan pada flip flop pertama, sehingga saat flip flop dihubungkan ke power dimana dia bersifat rise time, maka untuk output yang dihasilkan adalah mulai dari 0. Ini juga berlaku pada JK flip flop selanutnya, dimana untuk output yang dihasilkan dimulai dari 0. Dengan demikian, dapat disimpulkan bahwa pada awalnya untuk  output percobaan dimulai dari nol.

Jika clock dalam kondisi fall time, maka output flip flop pertama akan berubah outputnya menjadi 1, sedangkan pada flip flop kedua tidak terpengaruh apapun karena input clock kedua diperoleh dari output flip flop pertama. Akibatnya, clock flip flop kedua dalam kondisi rise time sehingga outputnya adalah 0. Begitupun seterusnya pada ke tiga dan ke empat sehingga diperoleh outputnya secara bergiliran dan bergantian mengalami kenaikan atau penurunan pada outputnya.

5. Video Rangkaian[Kembali]

 

 6. Analisa [Kembali]

1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR-nya dihubungkan ke ground ketika SR aktif low?

Jawab :

Pada SR Flip-Flop, jika kedua input berada dalam logika o Pada saat bersamaan kondisi ini tidak memiliki hasil yang terdefinisi karena Flip-Flop mencoba melakukan set dan reset sekaligus, dapat dilihat untuk output Q= 1 dan Q'= 1 yang mana ini berada dalam keadaan tidak terdefinesi

2. Apa yang terjadi jika output Q' masing-masing flip-flop dihubungkan ke clock flip flop selanjutnya?

Jawab :

Pada percobaan 1 digunakan rangkaian counter asinkronus, di mana sinyal clock hanya dihubungkan pada flip flop pertama, sementara clock flip flop selanjutnya dipengaruhi oleh output flip flop sebelumnya. Jika output Q' yang memengaruhinya, maka terjadi counter down (hitungan dari yang terbesar hingga terkecil). Awalnya, output akan bernilai 0, kemudian barulah hitungan 15, 14, 13, ..... untuk rangkaian 4 bit yang dicobakan pada percobaan 1.

 

7. Link Download [Kembali]

a. HTML 

b. Video 

c. Datasheet J-K Flip Flop

d. Datasheet D Flip Flop